CIS 图像传感器与摄像头胶水怎么选？车规级 CMOS 与 TSV 光学封装用胶白皮书

核心关键词： #CIS封装胶 #CMOS图像传感器  #车规级封装 #TSV  #低温固化  #ActiveAlignment  #气密性封装  #环氧树脂胶  #光学半导体  #耐湿热 #耐回流焊  #长期耐高温 #峻茂新材料SCITEO

摘要 (Executive Summary)

随着智能驾驶 (ADAS)、机器视觉、无人机及高端影像市场的爆发，全球 CMOS 图像传感器 (CIS) 产业正向高像素、小尺寸及 3D 堆叠方向演进。CIS 芯片的封装工艺（CSP, COB, Flip-Chip）是决定摄像头模组最终成像质量与环境可靠性的核心环节。由于光学传感器对热应力形变、水汽侵蚀及挥发物污染极度敏感，封装材料的选择面临严峻挑战。本文结合峻茂新材料在光学半导体领域的应用实践，深入解析了针对 TSV 晶圆级封装、COB 板上封装 及 Flip-Chip 倒装 工艺的胶粘剂解决方案，重点探讨了低 CTE、高 Tg 及低温固化技术在提升良率中的关键作用。

一、 行业背景：光学半导体封装的技术门槛

CMOS 图像传感器作为光学信息的捕捉入口，CIS芯片封装占据了整个摄像头产业链超过 60% 的价值量，是光学领域技术门槛最高的环节之一。与常规 IC 封装不同，CIS 封装必须在保护芯片的同时，确保光路的绝对洁净与精准。

• 市场趋势：2030年全球 CIS 市场规模预测将超 300 亿美元，车规级传感器、机器人视觉需求将会激增使其超过预期。
• 技术难点：
  1. 热敏感性：高温会导致微透镜 (Micro-lens) 变形，影响成像。
  2. 气密性要求：水汽进入会导致传感器表面结雾或金属腐蚀。
  3. 应力控制：封装应力会导致 Die Warpage (晶圆翘曲)，影响光轴对准 (Active Alignment)。

峻茂针对上述难点，开发了全系列 车规级 CIS 封装胶，满足 -55℃ 至 280℃ 的极端温域测试，并通过了严苛的吸湿敏感度测试及 25kPa以上气密性验证。

二、 主流 CIS 封装工艺挑战与材料解决方案

针对 CSP、COB、Flip-Chip 三大主流工艺，峻茂提供定制化的材料支持。

2.1 晶圆级封装 (CSP) & TSV 技术

工艺描述：适用于中低像素 (<2M) 产品。通过 TSV (硅通孔) 技术在晶圆背面引出线路，并使用玻璃盖板 (Glass Lid) 进行晶圆级键合。

• 工程瓶颈：玻璃与硅晶圆的 CTE (热膨胀系数) 差异会导致键合界面开裂；空腔内的密封气体在 SMT 回流焊中膨胀，引发气密性失效。
• 峻茂解决方案：
  • Dam & Fill 围堰胶：采用低 CTE (<30 ppm) 配方，匹配硅与玻璃的膨胀率，减少界面应力。
  • 低温固化技术：开发了 80℃ 低温固化体系，大幅降低热预算，保护微透镜结构，同时满足 SMT 260℃ 回流焊的耐热要求。

2.2 板上集成封装 (COB)

工艺描述： 适用于高像素 (>5M) 产品。将芯片直接 Die Attach 到 PCB 上，再进行 Wire Bonding，最后组装支架与镜头。

• 工程瓶颈： 微尘控制困难；胶水挥发物 (Outgassing) 会污染传感器表面，形成“雾翳”。
• 峻茂解决方案：
  • 低挥发 Die Attach 胶： 峻茂采用电子级提纯树脂，挥发份 < 0.1%，彻底杜绝光学污染。
  • 触变性控制： 针对 COB 点胶工艺，优化流变学特性，确保胶点在高速点胶下不拉丝、不塌陷，维持精准的 Bond Line Thickness (BLT)。

2.3 倒装芯片封装 (Flip-Chip)

工艺描述： 适用于高端、小尺寸模组。通过金/锡凸块 (Bump) 将芯片倒扣在基板上，无需金线。

• 工程瓶颈： 凸块连接不仅要求高精度，且对基板平整度敏感；底部填充 (Underfill) 需具备极高的流动性与可靠性。
• 峻茂解决方案：
  • 高流动 Underfill：针对窄间距 (Fine Pitch) 设计，利用毛细作用快速填充底部空隙，无气泡残留。
  • 应力缓冲：胶体固化后形成高模量支撑层，吸收 CTE 不匹配 产生的剪切应力，防止凸块疲劳断裂，显著提升 FC 封装的抗跌落性能。

三、 深度解析：晶圆级制造 (WLP) 关键工艺的工程挑战

与逻辑芯片不同，CIS 芯片上方覆盖着极其脆弱的 微透镜阵列 (Micro-lens Array, MLA) 和 彩色滤光片 (Color Filter, CF)。CIS 芯片从晶圆到成品，需要经历一系列极端的物理化学过程，每一道工序都可能引入致命缺陷。

3.1 TSV 深孔刻蚀与金属化 (TSV Etching & Metallization)

在硅晶圆上刻蚀出直径仅数十微米、深宽比高达 10:1 的通孔，再填充铜进行互连。

• 工程难题：铜 (CTE ≈ 17 ppm/℃) 与硅 (CTE ≈ 2.6 ppm/℃) 的热膨胀系数差异极大。在后续高温工艺中，铜柱膨胀会在孔壁周围产生巨大的环向应力，导致硅基体微裂纹甚至 TSV 断裂失效。这要求后续的封装材料必须具备极低的模量来缓冲这种内应力。

3.2 晶圆级键合 (Wafer-Level Bonding)

为了保护脆弱的光学表面，需要在晶圆级将硅片与玻璃基板进行永久键合，形成密封空腔。

• 微尘污染 (Particle Contamination)： 键合界面上任何微米级的颗粒都会形成“空洞 (Void)”，这不仅破坏气密性，更直接导致光学缺陷。对键合材料的洁净度和工艺环境要求达到 Class 10 级别。
• 空腔气密性 (Hermeticity)： 键合界面必须能承受标准的氦气检漏测试 (漏率 < 1×10-8 atm·cc/s)。任何微小的泄漏通道都会导致外部水汽在温度循环下进入空腔，在传感器表面凝结起雾，导致功能失效。

3.3 超薄晶圆减薄与拿持 (Wafer Backgrinding & Handling)

为了实现堆叠和小尺寸化，CIS 晶圆常被减薄至 < 100μm 甚至 50μm。

• 晶圆翘曲 (Wafer Warpage)： 减薄后的晶圆如同纸一样脆弱，极易受残留应力影响发生严重卷曲。这不仅导致后续光刻对准困难，还极易在传输和切割过程中发生碎裂 (Wafer Breakage)。控制加工过程中的应力积累，是良率控制的核心。

四、 峻茂光学胶粘剂核心技术指标

由此可见，应力管理是各类封装材料的难上难，重中重。为满足车规级与高端消费电子的严苛标准，峻茂建立了完善的材料技术平台。

五、 结语：升华光学半导体的精密制造

从手机摄像头到车载激光雷达 (LiDAR)，光学传感器的每一次进化都离不开封装材料的革新，CIS 芯片的制造是一项在分子尺度操控光与电的精密工程。峻茂新材料拥有在 低应力、低挥发、气密性、耐老化领域的深厚积累，无论是面对 TSV 先进封装 的复杂结构，还是 Active Alignment 的高精度要求，峻茂都能提供稳定可靠的胶粘剂解决方案，助力客户跨越光学制造的技术门槛。

峻茂光学封装胶

附录：研发工艺工程用胶问题解答 (Technical FAQ)

Q1：在 TSV（硅通孔）深孔刻蚀与金属化互连工艺中，如何消解铜柱膨胀导致的硅基体微裂纹？

峻茂回答： 该物理失效源于铜（CTE ≈ 17 ppm/℃）与硅晶圆（CTE ≈ 2.6 ppm/℃）之间极大的热膨胀系数错配 。在经历后续 SMT 高温回流等热流冲击时，铜柱剧烈膨胀会在孔壁周围产生巨大的环向剪切应力 。选型策略必须引入具备低模量缓冲与极低 CTE 表现（如峻茂特定配方可达 13 ppm/℃ ）的底部填充或封装介质，将热机械破坏能在界面层进行有效耗散，防止 TSV 结构断裂。

Q2：COB 板上封装工艺中，导致微透镜（Micro-lens）产生“雾翳（Fogging）”的化学路径是什么？如何阻断？

峻茂回答： “雾翳”本质上是劣质封装胶体在固化交联过程中或长期受热服役时，其内部未反应的低分子齐聚物及挥发性有机化合物（VOC）逸出（Outgassing），并在高精密的微透镜阵列或感光表面冷凝沉积的结果 。工程阻断方案是严格采用电子级提纯树脂体系。峻茂车规级体系要求在极限高温老化测试下，总质量挥发率（CVCM）必须严格控制在 < 0.1% ，从而达成零挥发的光学级绝对洁净度。

Q3：CIS 晶圆级键合（Wafer-Level Bonding）对空腔气密性的工程阈值要求为何如此严苛？

峻茂回答： 晶圆级键合的最终目的是形成永久密封的物理空腔，以隔离脆弱的光学表面与外部环境 。若键合界面存在微观空洞颗粒或气密性漏率超标，温度交变导致的“呼吸效应”会将外部水汽强行抽入空腔内部，在传感器表面凝结起雾或引发引脚电化学腐蚀 。因此，键合围堰胶体及工艺必须能承受标准的氦气检漏测试，确保整体漏率防线坚守在 < 1×10⁻⁸ atm·cc/s 的极高气密级别 。